차세대 컴퓨팅의 문을 여는 열쇠: IBM의 '쌓아 올리는' 혁신이 무어의 법칙을 10년 연장할 수 있을까?

우리가 매일 사용하는 스마트폰, 클라우드 기반 서비스, 그리고 끊임없이 발전하는 인공지능. 이 모든 기술의 심장에는 바로 반도체 칩이 자리 잡고 있습니다. 그런데 최근 몇 년간, “컴퓨터의 성능 향상이 예전 같지 않다”는 이야기를 들어본 적이 있으실 겁니다. 그 배경에는 반도체 업계의 오랜 신조이자 혁신의 등대였던 **무어의 법칙(Moore’s Law)**의 한계가 있었습니다. 트랜지스터를 계속해서 작게 만들어 더 많이 집어넣는 방식이 물리적 한계에 부딪히기 시작한 거죠.

하지만 최근 IBM이 이 절벽 끝에 선 반도체 업계에 새로운 희망의 빛을 던졌습니다. 그들이 공개한 새로운 프로토타입 칩 기술은 문자 그대로 ‘게임 체인저’가 될 수 있습니다. 손톱만 한 면적에 무려 1천억 개의 트랜지스터를 집적했다고 하니, 정말 놀랍지 않습니까? 이는 2021년 IBM이 발표했던 최첨단 기술보다 두 배나 높은 밀도입니다. 사실 이건 단순히 숫자의 개선을 넘어, 지난 반세기 동안 이어져 온 반도체 제조 패러다임 자체를 바꾸는 혁신이라고 봐야 합니다. 이 기술이 일반 사용자들에게 미칠 영향은 상상 이상입니다. 더 빠르고 전력 효율적인 디바이스, 훨씬 강력한 AI 서비스, 그리고 우리의 디지털 경험 전반의 비약적인 발전 가능성이 열린 셈이죠.

멈춰서는 무어의 법칙, 그리고 IBM의 ‘쌓아 올리는’ 반전 카드

반세기 넘게 컴퓨터 성능 향상의 원동력이었던 무어의 법칙은 “칩에 더 많은 트랜지스터를 집적한다”는 핵심 원칙을 따랐습니다. 이를 위해 반도체 제조사들은 전하의 흐름을 제어하는 아주 작은 스위치인 트랜지스터의 크기를 지속적으로 줄여왔습니다. 하지만 지난 15년 동안, 트랜지스터는 양자 역학이 그 기능에 간섭하기 시작하는 지점인 ‘수십 나노미터’ 수준까지 작아졌습니다. 더 이상 작아지기 어렵다는 물리적 한계에 도달한 것이죠. 마치 건물을 짓는데 더 이상 옆으로 부지를 확장할 수 없게 된 도시 계획과 같습니다.

이런 상황에서 업계 엔지니어들이 눈을 돌린 곳은 바로 수직 적층(vertical stacking), 즉 ‘쌓아 올리는’ 방식이었습니다. IBM이 이번에 공개한 새로운 아키텍처인 **나노스택(nanostack)**은 이 전략을 정면으로 구현한 결과물입니다. 실리콘 칩 위에 트랜지스터를 두 개의 층으로 수직으로 쌓아 올린 것이죠. IBM 연구소장인 제이 감베타(Jay Gambetta)는 이를 “단순한 점진적 진전이 아니라, 의미 있는 도약”이라고 평가했습니다. 실제로 기술 분석 기업 테크인사이츠(TechInsights)의 댄 허치슨(Dan Hutcheson) 부회장은 이 기술이 무어의 법칙 로드맵에 “10년에서 15년”을 더할 수 있다고 말했습니다. 이 말은 우리가 예상했던 것보다 훨씬 더 오랫동안 컴퓨팅 성능 향상을 기대할 수 있다는 의미입니다.

수직 적층의 마법: 나노스택 아키텍처 파헤치기 🚀

IBM의 나노스택 기술은 이전 최첨단 아키텍처에 비해 동일한 시간 내에 최대 50% 더 많은 작업을 수행할 수 있고, 에너지 효율은 최대 70%까지 향상될 수 있다고 합니다. 이 정도의 개선폭은 데이터 센터의 에너지 소비 관리부터 개인 기기의 배터리 수명 연장까지, 광범위한 분야에 엄청난 파급 효과를 가져올 것입니다. 특히 최근 인공지능 모델 학습과 추론에 막대한 컴퓨팅 파워와 에너지가 소모되는 상황을 고려하면, 70%의 에너지 효율 향상은 지속 가능한 AI 발전을 위한 핵심 열쇠가 될 수 있습니다. 개인적으로는 이 부분에서 주목할 점이 많다고 생각합니다. 전 세계적으로 데이터 센터의 전력 소비가 급증하며 환경 문제와 운영 비용 상승을 유발하는 상황에서, IBM의 이번 혁신은 단순히 성능을 넘어선 친환경 컴퓨팅 솔루션의 시발점이 될 가능성이 높습니다.

IBM의 새로운 칩은 마치 층층이 쌓은 케이크처럼 레이어별로 제작됩니다. 먼저 실리콘 한 층 위에 트랜지스터를 제작하고, 그 위에 또 다른 실리콘 층을 올린 다음, 다시 그 위에 트랜지스터 층을 만듭니다. 마지막으로 두 트랜지스터 층 사이에 전기적 연결을 생성하는 방식입니다. 일리노이 어바나-샴페인 대학교의 재료과학 및 공학 교수인 칭 차오(Qing Cao)에 따르면, 이처럼 두 가지 유형의 트랜지스터를 결합하는 수직 스택은 **상보형 전계 효과 트랜지스터(Complementary Field-Effect Transistor, CFET)**라고 알려져 있습니다.

IBM만이 이러한 접근 방식을 추구하는 것은 아닙니다. 인텔, 삼성, TSMC 등 주요 칩 제조업체들과 벨기에의 경쟁 연구소인 아이멕(Imec) 역시 CFET를 연구하고 있습니다. 하지만 IBM의 설계는 두 번째 층의 트랜지스터가 첫 번째 층의 트랜지스터 바로 위에 놓이지 않고 엇갈리게(staggered) 배치된다는 점에서 차별화됩니다. IBM은 이러한 배치가 배선을 단순화하는 등 여러 장점을 제공한다고 설명합니다. 이는 AMD의 3D V-캐시(3D V-Cache)나 화웨이의 로직폴딩(LogicFolding) 기술처럼 각 레이어의 트랜지스터를 독립적으로 제작한 후 서로 결합하는 방식과는 대조적입니다. IBM의 새로운 방법은 레이어 간의 정밀한 정렬을 가능하게 하며, 이는 미세한 트랜지스터의 성능에 매우 중요하다고 차오 교수는 덧붙였습니다.

나노스택은 2022년경부터 최첨단 트랜지스터를 만드는 데 사용되어 온 나노시트(nanosheet) 기술을 기반으로 합니다. 트랜지스터는 기본적으로 전자가 흐르는 호스(hose)와 같으며, 흐름을 켜거나 끄는 밸브가 있습니다. IBM의 나노스택 방식에서는 트랜지스터 내부에서 전자가 이동하는 실리콘 채널이 각각 15개 원자 두께의 나노시트 3개로 구성되며, 이 나노시트들은 9나노미터 간격으로 떨어져 있습니다. 이처럼 미세한 구조 제어가 바로 이번 혁신의 핵심인 셈입니다.

‘0.7 나노’의 허와 실, 그리고 미래의 도전과 기회

각 칩 세대에는 보통 이름이 붙습니다. IBM은 이번 나노스택 기술을 “서브-나노미터(sub-nanometer)” 또는 “0.7 나노미터”라고 부릅니다. 이는 점점 더 작은 길이를 기준으로 각 세대에 이름을 붙이는 오랜 산업 관행을 따른 것입니다. 그러나 차오 교수에 따르면, 이 “0.7 나노미터”는 마케팅 용어일 뿐이며, 칩의 실제 물리적 특성과 직접적으로 일치하지는 않습니다. 사실 트랜지스터 간의 거리는 “꽤 오랫동안 약 40나노미터 수준을 유지하고 있다”고 하니, 숫자에만 현혹될 필요는 없겠습니다. 중요한 것은 실제 성능 향상과 에너지 효율 개선이니까요.

미래를 내다보면, 칩 제조업체들은 더 많은 층을 쌓아 트랜지스터 밀도를 더욱 높이려고 할 것입니다. IBM의 후이밍 부(Huiming Bu) 글로벌 반도체 R&D 부사장도 이러한 가능성을 시사했죠. 하지만 여기에는 현실적인 도전 과제들이 따릅니다. 차오 교수는 특히 두 가지 주요 어려움을 언급했습니다.

• 제조 오류 및 비용: 칩 제조 과정에서는 항상 오류가 발생하여 일정 수의 불량 칩이 나옵니다. “여기에 또 다른 층을 쌓는다면, 상단 층이든 하단 층이든 하나라도 고장 나면 전체 칩이 고장 날 것”이라고 차오 교수는 지적합니다. 이렇게 되면 단일 층 칩보다 불량률이 높아져 제조 비용이 증가할 수 있습니다.
• 열 예산(thermal budget): 엔지니어들은 각 층을 제작하면서도 그 아래 층의 연결부가 녹지 않도록 해야 합니다. 이는 제조 공정 온도를 400°C 이하로 유지해야 한다는 의미입니다. IBM은 두 번째 스택을 충분히 낮은 온도에서 만드는 방법을 찾아냈지만, 그 방법에 대해서는 함구하고 있습니다. 학계에서도 이 문제에 대한 연구가 활발한데요, 차오 교수의 연구팀은 200°C 이하의 공정으로 트랜지스터를 층별로 쌓는 방법을 개발하기도 했습니다. 이처럼 미세하고 복잡한 공정에서 온도를 제어하는 기술이 미래 반도체 기술 발전의 핵심이 될 것임은 분명해 보입니다.

업계 흐름을 보면, IBM의 이러한 혁신은 파운드리 기업들, 즉 삼성 파운드리나 TSMC 같은 곳들이 CFET 기술을 더욱 적극적으로 개발하고 도입하는 계기가 될 가능성이 높습니다. IBM은 직접 칩을 생산하기보다는 반도체 제조업체들과 협력하여 이 아키텍처를 상용화할 계획입니다. 이는 GPU와 CPU를 포함한 다양한 유형의 칩 설계에 적용될 것으로 예상됩니다. 후이밍 부 부사장이 “많은 설계자들과 이 기술을 어떻게 활용할지 논의할 것”이라고 말한 것처럼, 이번 기술이 업계 전반에 미칠 영향은 상당할 것입니다.

결론적으로, IBM의 이번 나노스택 기술은 단순히 하나의 기술 발표를 넘어섰습니다. 무어의 법칙이라는 오랜 패러다임이 한계에 부딪혔을 때, “생각의 전환”을 통해 새로운 길을 열어젖힌 중요한 순간입니다. 이 기술이 제시하는 10~15년의 로드맵 연장은 미래 컴퓨팅 산업에 엄청난 활력을 불어넣을 것이며, 우리가 상상하는 것 이상의 혁신적인 경험들을 현실로 만들어 줄 것입니다. 과연 이 수직 적층 기술이 어떤 놀라운 미래를 가져올지, 앞으로의 행보가 정말 기대됩니다.

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출처

• 원문 제목: IBM has unveiled chip technology that could help extend Moore’s Law another decade
• 출처: MIT Technology Review
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